Émulation ASIC
Validation pré-silicium + signature bitstream
FPGA exécute le design cible, CPU orchestre les testbenches, GPU pour la simulation de coverage.
FPGA
Émulation RTL + signature
Charges de travail
- ▸ Design pré-tape-out
- ▸ Signature bitstream ML-DSA
- ▸ Attestation cycles
Performance
×1 000 accélération vs RTL sim
CPU
Testbench + régression
Charges de travail
- ▸ UVM testbench
- ▸ Régression nightly
- ▸ Bug triage + Jira
Performance
10 k tests / nuit
GPU
Coverage + fuzzing
Charges de travail
- ▸ Fuzzing stimuli massif
- ▸ Coverage closure parallèle
- ▸ Formal auxiliaire
Performance
Coverage 99 % en 48 h
Scénario multi-agent
Un nouveau bitstream est chargé : le CPU lance la régression, le FPGA exécute le RTL à pleine vitesse, le GPU fuzze les entrées, la signature finale est scellée par GARANCE avant archivage.